CMOSアニーリングについて

CMOSアニーリングについて

CMOSアニーリングは、日立が研究開発を進める組合せ最適化処理技術です。2015年に最初のCMOSアニーリングマシンを発表して以来、いくつかの実装方式を発表してきました。
CMOSアニーリングマシンは、主に組合せ最適化問題と呼ばれるタイプの計算問題を効率よく解くための専用計算機です。様々な種類の組合せ最適化問題を統一的に扱うために、イジングモデルと呼ばれる統計力学の分野で用いられてきた数理モデルを使って解きたい問題を記述します。その上で、イジングモデルの計算に特化したハードウェアを用いることで問題を効率的に解くことができます。

昨今、イジングモデルの計算に適した組合せ最適化処理専用ハードウェアとしてはいくつかの方式が国内外で開発されています。

CMOSアニーリングは広く使われている半導体技術であるCMOS回路技術を活かした(1)ASIC版および(2)FPGA版と、全結合問題向けアルゴリズムを実装した(3)GPU拡張版があります。ASIC版およびFPGA版は、高いスケーラビリティ、搭載機器の小型化といったメリットを実現している一方、GPU拡張版は全結合問題に対応可能という特徴があり、用途や目的に応じて使い分けることが可能です。

(1)ASIC版

1回のアニーリングで61,952スピン(352×176のKing's Graphに相当)を処理可能

(2)FPGA版

1回のアニーリングで6,400スピン(80×80のKing's Graphに相当)を処理可能

(3)GPU (King’s graph) 版

(1)および(2)に相当する最適化処理をGPGPUで実行でき、256kスピン(512×512のKing’s Graphに相当)を処理可能。CMOSアニーリングマシンハードウェアの更なる大規模化検証などの用途を想定

(4)GPU拡張版

全結合問題向けの全く新しいアルゴリズム「Momentum Annealing」をGPU上に実装して最適化処理を従来技術の250倍で処理可能

本サイトで提供しているデモアプリは(1)ASIC版を利用しています。
WebAPIでは(1)ASIC版・(2)FPGA版・(3)GPU(King’s graph)版を選択して実行することができます。